4.1 时钟

您将获得一个具有以下声明的模块：

module dut ( input clk ) ;

编写一个测试平台（testbench），该平台创建dut模块的一个实例（可以使用任何实例名称），并创建一个时钟信号以驱动模块的clk输入。该时钟的周期为10 ps。时钟应初始化为0，其第一次跳变应该是从0到1。

模块声明

module top_module ( );

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